5 月 25 日，华为芯片业务负责人何庭波在 IEEE 国际电路与系统研讨会上正式发布 τ（tāo）定律，提出以“时间缩微”替代“几何缩微”，简单来说，就是芯片竞赛从此不看谁“做得小”，而看谁让信号“跑得快”。
消息一经发布，就在网上“炸”开，相关多个词条登上热搜，引起网友热议。
有人说，韬定律是华为在先进制程严重受限、后摩尔时代“摩尔定律”经济边际效应迅速递减的背景下，做出的一个耳目一新的工程理论创新。那么，τ 定律到底是什么呢？它和摩尔定律有什么关系？对我们的生活又有什么意义呢？
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韬定律是什么，
和摩尔定律到底有什么关系？
要想了解 τ 定律，那一定离不开摩尔定律，一句话来总结两者的区别就是：统治半导体行业 60 多年的摩尔定律，追求的是晶体管尺寸越小越好，也叫“几何微缩”。韬定律追求的是，信号传播越快越好，也叫“时间缩微”。
这也就是何庭波在研讨会上所提出的，以“时间缩微”替代“几何缩微”。
5月25日，何庭波在2026国际电路与系统研讨会上/新华社发
τ，读作/ˈtaʊ，对许多人来说，它很陌生。在电路理论中，它代表着时间常数，等于电阻乘以电容，单位是秒，表示着一个信号在电路中稳定下来所需要的时间，它意味着延迟与等待，那些体感难以察觉却真实存在的时间。在芯片工业过去几十年的叙事中，衡量进步的方式一直是空间。芯片行业长期用纳米标注芯片的技术世代节点，90nm、65nm、45nm、22nm、7nm、3nm，数字越小，芯片越快，技术也就越进步。因此，很多人会以为“3nm 制程芯片”代表着芯片中某个关键元件或者结构的尺寸就是 3nm。
早年间确实如此。在摩尔定律刚被提出时，这种理解基本成立，行业以芯片晶体管栅极的物理长度来描述半导体的技术制程。这是当年统一各大半导体制造商的标准化方法。一则方便命名，二则建立一套行业评价体系。栅极越短，开关速度越快，同样面积塞的晶体管越多，芯片越先进。
但从 1997 年起，这个对应关系就开始不太准确了。
一开始是低报，Intel 公司的 250nm 芯片实际的栅极长度是 200nm，而到了 2011 年，商业产品的晶体管从平面结构变成了立体的 FinFET 结构，维度上的变化导致了栅极长度这个概念本来就不再适用。
事实上，22nm 制程芯片实际的晶体管栅极长度是 26nm，10nm 节点是 18nm，宣称的数字几乎只有实际的一半，厂商们开始使用“等效工艺”来标示制程，此后的节点名称更是跟芯片上任何可测量的物理尺寸都没有任何关系，彻底脱钩。
今天，对于 10nm 以及更先进的芯片制程来说，以“nm”为标注的芯片制程事实上其实更接近于一个性能评估。台积电的 3nm 和三星的 3nm，从架构就不一样，背后的实际尺寸也完全不同，但都叫 3nm。3nm 并不是任何东西的长度，只是一个名字。
这个韬定律，到底“牛”在哪？
既然在缩小这条路上走不通，如果我们需要芯片上容纳更多的晶体管，那么为什么不能做更大的芯片？答案是：可以，但是也不太可以。
首先是制造芯片的光刻机存在着物理极限。第二个问题是良品率。在制造过程中，晶圆的表面不可能完美无瑕，业界用“缺陷密度”来衡量瑕疵的比例。因而在缺陷密度固定的情况下，裸片面积越大，遇到缺陷的概率就越高，良品率也就越低。
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于是行业开始想办法绕路。
一种思路是平面拼接，既然大芯片的良品率低，那么就用几颗小芯片拼接到一起，行业术语叫做 chiplet。但平面拼接有一个天然的缺陷，芯片的计算能力和面积成正比，但拼接时许多关键通道：内存带宽，内部连接，供电等，都只能从芯片边缘进出，近似和边长成正比，故而用平面拼接时，芯片越大，计算能力和信号通讯能力之间的剪刀差越大。这是一个由物理拓扑决定的问题，跟制程先不先进无关。
这就引出了另一种思路，立体叠加。AMD 的 3D V-Cache 在 CPU 芯片上方额外叠了一层 SRAM 缓存，以此来扩展 L3 缓存。Intel 的 Foveros 将不同功能的芯片上下堆叠，计算核心用先进制程，I/O 用成熟制程，各取所长。而台积电的 SoIC 则提供了晶圆级的 3D 叠加能力。这些方案虽然确实绕过了光罩极限和良率墙，也能一定程度上缩小通讯剪刀差。但它们叠的都是功能各自独立的模块，一颗芯片上面摞另一颗芯片，或者一块缓存，各层芯片内部仍然是传统的设计。
以上所述，都是在先进工艺基础上各大厂商们所面临的困难与选择。
那么如果连先进制程本身都做不到呢？制程工艺受光刻机限制暂时无法突破，手机芯片又无法采用多芯并行处理，极为考验核心芯片能力，那么在这种困境下，如何制造下一代芯片？华为面临的，就是这样的困境。
华为想到的办法叫做逻辑折叠（LogicFolding），而支持它的理论框架，回到了开头提到的那个 τ ，时间参数。
数字电路中可以粗略分出两种单元：一种是由逻辑门组成的网络，负责完成运算；一种是触发器或者寄存器，负责存储状态。
在一个时钟周期内，信号从一组寄存器触发，通过一串逻辑门网络完成运算，并在下一个时钟脉冲到来之前，抵达下一组寄存器。在所有这些过程路径中，延迟最长的那一条叫做关键路径，芯片频率的上限取决于信号走完这条路径的时间。
关键路径里的时间开销主要来源于逻辑门的互联，传统芯片会将所有逻辑门铺在同一个平面上，导线在上方的金属层里横向布线。而导线越长，关键路径的延迟也就越长。
逻辑折叠的思路是将关键路径上的逻辑门分布在上下两层上，然后纵向连接，这样原本需要在平面绕路的导线只剩上下一小段垂直连接，这样信号传输快了，同一个制程下芯片的频率就能上去。大家可以理解成以前的立体堆叠都是芯片本身在堆叠，分开仍然是完整的芯片，而逻辑折叠想要的上下两层芯片其实是一个连续的整体，不可分离。
这样，华为就能通过缩短延迟时间，来达到同更先进工艺等效的芯片工艺制程。但华为的野心还不止于此，逻辑折叠解决的是芯片内部导线的延迟问题，但延迟并不只存在于一颗芯片内部。从晶体管开关的皮秒，到芯片访问内存的纳秒，到数据在服务器之间传输的微秒，每一个层级都有自己的时间瓶颈。
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τ 定律，想做的就是把所有这些层级的延迟统一到同一个指标下：特征时间常数 τ。
既然时间才是真正的瓶颈，芯片的工艺进步只是压缩时间的手段之一，那么就以时间为优化目标，将时间作为统一的度量衡，衡量整体的时间延迟，在每一层想办法去压缩它。在传统以“纳米”为衡量的工业标准外，打开一个新的维度，也给业界看到一个新的可能。
普通人什么时候可以用上
采用韬定律的芯片？
严格来说，τ 定律目前尚不足以成为“定律”。
摩尔定律是 Gordon Moore 在 1965 年所作出的预言，而后行业用了多年的数据去验证，方才在 1975 年由 Carver Mead 命名成为定律。而 τ 定律目前来说，更像是一个带有明确目标的芯片工业方法论或者提案呼吁。能否从华为一家的技术路线图成为行业认同的标准，还需要时间来验证和回答。
而华为自己也在论文中列出了一些困难和挑战，现有的 EDA 工具是为平面设计开发的，不支持跨层联合设计优化，而不同硅片之间的工艺偏差远大于同一晶圆内部，对良品率和时序都构成挑战，每一个用于芯片层级之间通讯的混合键和硅通孔本身也有 RC 开销，必须逐层证明折叠的收益。而采用逻辑折叠设计思路的 Kirin 2026 芯片尚且只在关键路径上局部折叠，远没铺开到整个设计。
挑战与机遇总是并行，新的方向能否顺利前行，答案不在论文里，在未来的芯片里。好在不用等太久，2026 年秋，等效 2nm 制程的 Kirin 2026 芯片就会上市。第一个答案，很快就来。
