新闻都看了吧各位？
就昨天早上，上海 ISCAS 大会上华为发布了一新定律，叫“韬（τ）定律”，何庭波亲自讲的还是。
然后这事儿就全网刷屏了，人民日报都出了专门报道，说它是"中国在全球半导体领域首次提出的指导原则"。
国外的彭博社、路透社也都马上紧跟，发了文章介绍华为的新定律，说华为宣布芯片技术取得了突破，将缩小与台积电的差距。
排不排面你就说。
不过光听这宣传，想必不少差友跟我一样振奋完了都开始琢磨，你这玩意听着很吊，但它到底是干啥的呢？
哥们儿今一天也是没闲着，专门把人家这演讲，技术白皮书，甚至把华为刚公开的一份芯片专利都翻了一遍。
看完之后吧，emmm怎么说呢，这事确实是真挺强的，但也没有某些自媒体吹的那么离谱。
先说结论：τ定律没有爆杀台积电，也没有推翻摩尔定律。
准确说它可能也不该叫定律，而更像一套工程方法论，一个新的坐标系。但它也是中国芯片在往前冲的过程中，总结出来的宝贵的体系化干货。
也很可能是咱们在半导体领域，争夺话语权的开始。
这事儿吧，还得从摩尔定律开始说，且听我从头掰扯。
这摩尔定律估计差友们都很熟了。
1965年，英特尔的戈登·摩尔预测集成电路上的晶体管数每两年翻一番。这个预测后来变成了整个半导体产业的发展节拍，所有人按这个节奏走了几十年。道理很简单，晶体管越小，运算越快，也就更省电更便宜。
但从7纳米往后，这条路越走越费劲了。
因为这就好比一裤衩子，小到一定程度电子就兜不住了，兜不住就窜，然后就漏电，电压下不去。继续缩小不是不行，但性能提升越来越有限。
完事儿这玩意还费钱，造一颗2纳米级别的芯片，光设计成本几亿美元起步，再加十几亿的EUV光刻机折旧，摊到每片晶圆上，单位晶体管成本有时候反而更贵了。
所以不光是咱今天说华为，整个行业都面临这问题，都在琢磨着咋整。
那有人就问了，现在不都还在卷5纳米3纳米2纳米吗，人家怎么都做得到？
这个其实是等效制程，虽然物理上确实做不下去了，但通过通过各种骚操作，改良工艺设计、优化结构，性能上还是可以提升的，把提升后的性能等效成摩尔定律算出来的数字就行了。
你像台积电，Intel，三星就搞了GAA，FinFET 这些优化。
至于没法等效的，也通过封装技术来尽量拉高性能，比如AMD搞大芯片拆分的Chiplet，苹果M系列上也用了统一内存架构，大家是各有各的高招。
但问题就在这：大家的招都不一样啊，你说你等效3纳米，他说他等效2纳米，你俩怎么比呢？
只看尺寸的老传统，其实早就名存实亡了。整个行业在摩尔定律之后，其实一直缺一把新尺子。
理解了这个前提，咱才能知道华为为什么要做τ定律。
说到τ定律，τ这个东西其实不难理解，就是信号从一种状态切换到另一种状态需要的时间，
τ越小，0和1切得越快，频率越高，芯片就越快。所以这摩尔定律说白了，本质也是靠缩小晶体管尺寸，同等面积里塞进更多计算单元，来让运算时间变短，提高效率。
那我直接研究怎么缩短时间不就行了吗？！！
这就是τ定律的核心思路：把优化目标从几何尺寸，切换到时间常数τ。
具体来说，华为提出在计算系统的每一层定义一个τ。
比如在器件层，τ可以是晶体管本身的开关延迟，靠优化沟道材料、栅极结构来压缩。 而在电路层，τ则是逻辑门之间的信号传播延迟，靠缩短走线、降低RC负载来优化。
至于在芯片上，τ主要指片上网络和存储访问延迟，靠高带宽内存、近存计算来减少。在最后的系统层面，芯片与芯片之间的通信延迟也是τ，靠光互连、统一总线架构可以缩短。
这四层不是各优化各的，而是协同联动，上一层的τ改善可以释放下一层的瓶颈。
用何庭波论文原话说就是，这是"自登纳德缩放定律以来，首个在整个计算栈建立统一优化目标的缩放原理"
除此之外，论文里也用一个公式给出了不同场景下的τ迭代倍率：
生产经验表明，对于功耗受限的移动设备，a约为每年1.3倍；对于安全关键型自主系统，约为每年1.5倍；而对于人工智能工作负载，由于吞吐量直接转化为经济价值，a可高达每年10倍。
总结就是，τ定律不是华为突然发明了什么黑科技，而是给行业里已经存在的各种技术找了一个统一的解释框架和优化坐标。
管你是什么先进制程、3D堆叠、还是HBM、光互连，只要能减少关键等待时间的，都是在优化τ。
以后看谁先进，不用只比几纳米了，直接比τ就完了。
但是吧，概念讲得再好也得看疗效。
从2023年麒麟9000S到2025年麒麟9030 Pro，主频从2.6GHz涨到2.75GHz，一年0.05GHz，感觉就有点挤牙膏。
但今年下半年的新一代麒麟芯片，目标直接拉到了3.1GHz，2029年目标到了4GHz。咱就单从纵向上比较，可以说这τ定律确实发功了，的确有提升。
当然也得说清楚的是，哪怕到了2029年，4GHz峰值频率和苹果A19 Pro的4.26GHz还是有差距的。
然而在没有EUV光刻机、被制裁Debuff叠满的条件下，这个进步速度本身也值得表扬。
按照华为的说法，他们能实现这个提速靠的是LogicFolding逻辑折叠技术。
简单来说，传统芯片基本就像一张摊开的山东煎饼，所有逻辑单元都铺在同一个平面上。门电路A要跟B通信，就得在平面上拉线。
这俩离得越远线就越长，电阻电容就会越大，不仅耗电还影响信号速度。
逻辑折叠的思路就是，既然平面上太远，那就把它折起来不就完了？
把原本摊在一个面上的逻辑电路，折到上下两层甚至更多层里去，原来需要绕一大圈的线，现在直接坐电梯，线变短了，信号等待时间就少了，功耗也跟着降，怎么折都省电。
按官方数据，光靠这一手折叠，在没换工艺的情况下，新一代麒麟芯片的晶体管密度从155 MTr/mm²跳到了238 MTr/mm²，P核能效提升41%，最高频率提高13%。路线图拉到2031年，等效制程能达到1.4nm。
不过一位芯片行业的工程师向我们介绍说，由于华为的晶体管密度计算算法和行业主流有所差异，换算过来大概对应台积电5纳米到3纳米之间的水平，跟三星3纳米有的一比，暂时还比不过台积电的3纳米。
不过话说回来，τ定律背后的这些技术方向，确实不只有华为一家在做。
原商汤智能产业研究院院长田丰在接受媒体采访时就提到，RC延迟本身是半导体物理里的常见概念，Intel、台积电、三星的先进封装路线，同样在压缩互连RC延迟。
台积电的SoIC、Intel的Foveros、三星的X-Cube，本质上也都是在想办法用堆叠缩短信号的等待时间。即便技术细节不一样，也说明不是只有华为一家在做折叠。
说白了，后摩尔时代大家都意识到光卷纳米数不够用了，各家其实都在往类似的方向摸，但关键是此前没有人专门把它提炼出来，站在IEEE的讲台上喊一嗓子说这是个定律。
所以再说一遍，τ定律不是发明了新的物理原理，它的贡献在于把行业里已经存在的这些方向，系统化成了一个统一的框架。
至于名字应不应该叫定律，那我觉得其实也不重要（因为摩尔定律严格来说也不算定律而是经验），重要的是这个思路本身成不成立。
说实话，华为被制裁六年，没有EUV光刻机，在有限工艺上硬是把封装架构、跨层布局、散热管理、供电分配、系统协同这些内功练了出来，量产了381款芯片，覆盖了手机、AI、汽车、一众基础设施。
不论你对这家公司有什么看法，这些工程实践都是没有作假的。
而且如果未来有一天EUV光刻机真搞出来了，麒麟芯片的底座能换成更先进的工艺，到时候华为已经练了好几年了内功可能才会真正释放出来。
除了这些，τ这个东西吧，它真正厉害的地方可能不在技术，而是有点去中心化，把大家从摩尔定律的思想钢印里解放出来。
以前大家都围绕制程纳米数这一个指标卷生卷死，卷到后来这个数字跟实际已经脱节了，还要用模拟的数字来算指标，这不滑稽嘛。
而在这个τ框架下，每个场景按自己的需求优化τ，这比所有人都只卷纳米数更实际。而且这个思路如果被行业接受，长期影响会比任何一项具体的技术都大。
所以我们觉得，对这件事最合理的态度是这样的。
路线可信，目标激进，但不是完全没谱。
总之，半导体这个行业，从来不是只有一条路可以走。在所有人都在摸索后摩尔时代方向的阶段，能拿出一套体系化答案本身，就已经是一种能力了。
也许名字叫定律有点夸张，也许它也不一定马上让国产芯片超越最先进制程。
但在被制裁、没有EUV等等各种Debuff叠满的情况下，华为给出了一套有工程验证的、有硅片数据支撑的突围路径。
有了明确的理论方向，有了经过量产检验的技术路线，大家拧成一股绳往一个方向使劲，咱们的芯片产业也许还能迸发出不少人想象不到的潜力。
相关报道：华为“韬定律”的价值到底在哪里？专家解析
5月25日，华为发布的“韬（τ）定律”引发半导体行业乃至整个社会热议。
“韬定律”的价值到底在哪里？快思慢想研究院院长、特邀评论员田丰以及深度科技研究院院长张孝荣接受了《每日经济新闻》记者的采访。
田丰认为：“‘韬定律’从四个层级同步压缩信号传播时间常数τ，其系统级效果直接命中AI（人工智能）推理‘数据搬运’瓶颈，而非仅仅提升计算密度。AI推理的真实瓶颈在于数据移动，而非浮点算力。”
在张孝荣看来，“韬定律”把“时延”从结果变成设计起点，用“时间缩微”替代“几何缩微”。“过去优化算力，现在优化数据流动路径。推理时延的瓶颈不在计算有多快，而在数据等多久，这一点的改变是根本。”
从四个层级做到“时间优化”
长期以来，逻辑芯片领域以提升计算能力为核心。摩尔定律的本质是晶体管数量的提升将带来计算性能的提升，而“韬定律”则抓住了AI推理时代的命门，那便是“数据搬运”（或称之为“运力”）。
田丰表示，现阶段主流LLM（大语言模型）在解码阶段，每生成一个token（词元）都需要从内存重载全量权重，矩阵乘法退化为矩阵向量乘法，此时GPU（图形处理器）算力利用率往往低于30%，而内存带宽已达极限。
TrendForce的数据表明，2026年高带宽内存（HBM）需求同比增速仍超过70%。华为论文中披露了一个关键数据点：超过80%的AI集群能耗消耗在数据移动上，而非计算本身；超过70%的系统成本投入到数据存储领域。
可以看出，当下AI推理的瓶颈在于“运力”而非“算力”。
那么，华为的“韬定律”又是如何做到“时间微缩”的呢？主要是从器件层面、电路层面、芯片层面和系统层面入手。
具体方法包括逻辑折叠、近存计算以及灵衢总线等。
逻辑折叠方面，田丰表示：“逻辑折叠将平面布局变为多层垂直堆叠，缩短走线物理长度，等效于在不换制程的前提下，让每个时钟周期内数据能‘跑更远’。对AI推理而言，片上SRAM频率直接影响KV Cache（键值缓存）的读写速度，KV Cache正是长文本推理的关键延迟来源。”
近存计算方面，田丰认为：“近存计算（Near-Memory Computing）是推理时代缓解‘内存墙’瓶颈最具工程可行性的路径，‘韬定律’的四层协同框架天然将其纳入器件层和电路层的τ优化目标，使其具备量产路径而非停留在实验室阶段。”
逻辑折叠、近存计算是芯片内部的结构调整，而灵衢总线更多是系统级优化。
田丰解释称：“灵衢总线重构计算系统互联协议，实现超节点统一内存编址和原生内存语义，其直接目标就是压缩数据在芯片间、机柜间的传输时延。这个方向与2026年全球资本涌向CXL（Compute Express Link，一种开放、行业标准的高速缓存一致性互连协议）存储架构的产业逻辑高度吻合。”
命中AI推理“数据搬运”瓶颈
关于近存计算，田丰介绍：“近存计算的逻辑是：既然数据必须移动，就把计算搬到数据旁边，而非把数据搬到计算单元。‘韬定律’在器件层优化晶体管和互连的寄生电容，直接降低单比特存取的能耗和时延，这是近存计算能效提升的物理基础。”
简而言之，原本的GPU芯片是把数据从HBM搬运到GPU计算核心，由计算核心进行处理；而近存计算的原理是让内存在计算核心旁边。因此，近存计算将大幅提升数据搬运的速度，而数据搬运速度在AI推理时代至关重要。
为何华为选择在当下提出“韬定律”？因为其恰好命中AI推理领域“数据搬运”的核心瓶颈。随着智能体的快速推广，AI推理的调用量大幅提高。如果说决定AI训练的关键是性能，那么决定AI推理的关键便是性价比。
田丰表示：“AI推理的商业化已进入‘成本决定胜负’阶段。推理服务提供商2026年的运营支出（OPEX）结构中，电力成本占比超过30%，而电力成本的主体是数据移动能耗而非浮点计算能耗。”
他进一步介绍，“韬定律”从器件层（降低单比特读写能耗）到系统层（减少跨节点数据搬运次数），在四个层级同步压缩数据移动的能耗。“这意味着，在基于‘韬定律’路径的AI推理集群中，能效比的提升不是单一技术点的改善，而是全链路协同优化的结果。”
张孝荣也表示：“因为推理的瓶颈已经从‘存不够’变成‘搬不动’。近存计算让计算发生在数据所在的地方，本质是把数据搬运的功耗和时延抹掉。这决定了推理能不能大规模、低成本落地。”
“韬定律”或打破“唯制程论”路径依赖
“韬定律”提出后，也有不少业内人士质疑，认为“韬定律”的逻辑折叠类似于3D封装，即“韬定律”没有特别多的独创之处。
张孝荣认为：“如果说逻辑折叠是设计端的降维打击，那么2.5D封装是制造端的‘被动拼图’。前者在图纸上就缩短了物理距离，后者在封装时尽量贴近。这两者存在的根本区别在于，逻辑折叠改变信号走多远，2.5D只改变芯片靠多近。”
在田丰看来，逻辑折叠是芯片设计层的电路拓扑重构，作用于单颗芯片内部逻辑层的纵向整合，与2.5D/3D封装在不同抽象层次上解决不同问题，二者互补而非替代。
他补充表示：“封装是连接已成型的die（裸芯），逻辑折叠是重新布局die内部的逻辑门。”
据悉，2.5D封装（如台积电CoWoS）是在硅中介层上将多颗独立die横向并排连接，各个die用各自的制程独立流片，再通过中介层实现高带宽互联。“HBM+GPU”的组合就是典型案例，HBM和GPU是两颗物理分离的芯片。3D封装（如Intel Foveros）通过TSV（硅通孔）垂直堆叠多颗独立die。
而逻辑折叠的对象是单颗die内部，将原本平铺在一个有源层上的逻辑门电路，按关键信号路径重新分配到两个或多个垂直的有源层，信号在层间通过极短距离的TSV（间距1.5微米，远短于die间封装的TSV间距）直接穿越。这是设计工具层面的问题，而封装是制造工艺层面的问题。
另外，田丰表示，2.5D/3D先进封装需要配合先进制程才能发挥最大效用——台积电CoWoS和N2制程是配套的，拆开任何一个，收益都会下降。
逻辑折叠的关键创新在于，在相同制程节点（如华为当前的6nm/7nm）上，通过电路设计层的创新，实现单代55%的晶体管密度提升——这在传统摩尔定律路径下需要两个完整制程节点的迭代周期（约3年）。
张孝荣也表示：“‘韬定律’提出了一个新思路，本质是用系统集成度换器件微缩度。它打破了‘唯制程论’路径依赖，让华为实现了战略突围。”
田丰总结称：“‘韬定律’的战略价值在于将‘约束’转化为‘定义权’。摩尔定律是台积电、ASML、英特尔联合主导的几何微缩路径，参与者必须采购EUV、追赶制程节点。‘韬定律’将竞争维度转移到系统级时间常数‘τ’。在这个新维度上，中国现有的6nm/7nm制程是有效起点。”
