5月25日，上海，IEEE国际电路与系统研讨会（ISCAS 2026）。
一张幻灯片砸在屏幕上——“韬(τ)定律”。
这是华为第一次公开为一条半导体定律命名。消息传出当天，A股半导体板块走强，科创50指数创历史新高。
但热评最高的一句依然是：感觉很牛，但看不懂。也有人看到“等效1.4nm”，误以为中国芯片追上1.4nm了。
韬定律到底是什么？“等效1.4nm”到底等不等于追上1.4nm？
这篇文章，通过三个信号，拆解华为“韬定律”背后真正的底牌。
华为“芯片女王”何庭波，现场官宣“韬定律”。图源：华为官网
1
摩尔定律撞墙，韬定律登场
要理解韬定律，得先理解摩尔定律撞上了什么墙。
过去六十年，半导体行业有一条铁律：芯片上的晶体管数量，大约每18到24个月翻一番。这就是摩尔定律，本质是“几何缩微”——把晶体管越做越小，单位面积塞进更多，芯片就越强。
但何庭波在一篇论文里开篇就明确指出：“这一行业共识已不再成立。”
她写道：
“单纯依靠尺寸缩小带来的收益已经趋于平缓，尖端芯片的设计预算，已超过每颗芯片十亿美元，而最先进的工艺节点上，每个晶体管的成本也不再下降。”
论文截图。图片来源：《A Time Scaling Theory for Multi-Layer Electronic Systems》
翻译成大白话就是：晶体管再想做小，物理上越来越难，经济上越来越不划算。
更要命的是，对中国而言还有一道地缘约束——最先进的光刻机，买不到。
三条路几乎同时堵死了：物理极限、经济极限、地缘约束。
怎么办？
何庭波的回答是：既然“做小”走不通了，那就换一个维度——“做快”。
韬定律的正式名称叫“τ缩微”，τ越小，信号跑得越快。
韬定律的范式转换就在这里：不再以晶体管面积作为进步的主要度量，而以时间本身作为度量。
从“几何缩微”转向“时间缩微”。
具体怎么优化？韬定律给出的核心方法论，叫“逻辑折叠”。
何庭波论文原文的定义是：“一种将数字、模拟和存储电路分配到垂直堆叠有源层中的方法论。”
翻译过来就是：把原本平铺在一层的电路，叠成多层。不是在一层平房里把房间越做越小，而是把平房拆掉，盖一栋楼房——不是简单把两层摞在一起，而是在设计阶段就按多层目标重新规划楼梯和管线。信号跑的距离短了，τ就小了，计算就快了。
效果如何呢？
论文给出量产验证数据：在移动SoC上，逻辑折叠在固定工艺节点下，实现了55%的晶体管密度阶跃提升和41%的功耗效率增益。
最终能把芯片推到什么水平？
何庭波给出的路线图是，到2031年，达到等效1.4nm同等晶体管密度。
“等效”两个字很关键。它不是制程工艺上的1.4nm，而是通过逻辑折叠和系统级优化，在整体性能上达到与1.4nm制程“相当”的晶体管密度。
这是系统层级的等效，不是工艺层级的等同。
清华大学教授吴华强把这个层次讲得很清楚：过去的几何缩微主要聚焦器件到芯片，而韬定律把器件、电路、芯片以及数据带宽全部纳入统一考量。
技术架构示意图。图源：AI制图
2
被逼出来的突围路径
说韬定律是“被逼出来的”，不是修辞，是事实。
2019年5月，美国将华为列入实体清单，先进制程获取通道一夜之间被切断。
何庭波在内部公开信中宣布芯片“备胎”全部转正，随后成立代号“莫邪”的工作小组，数万人规模，攻坚芯片自主。
从那时起，华为面对的核心问题就不再是“怎么把晶体管做得更小”，而是——没有最先进光刻机，怎么让芯片不落后太多。
前者是技术问题，后者是生存问题。
韬定律，就是华为对这道生存题的回答。过去六年，华为基于韬定律思路及相关的架构重构方法，量产了381款芯片。 这不是PPT，是已经流片、量产、装进设备里的芯片。
从麒麟路线图也能看到推进节奏：2026年引入逻辑折叠，CPU频率3.1GHz；2027年3.39GHz；2028年3.71GHz；2029年突破4GHz。
每一步都在固定制程下，靠架构重构往上推。
论文截图。图片来源：《A Time Scaling Theory for Multi-Layer Electronic Systems》
这就是韬定律乐观的一面：竞争的胜负手，不一定在光刻机节点上。
过去所有人默认：谁掌握最先进的光刻机，谁就掌握芯片制高点。
但韬定律打开了一个新维度——如果不用最先进光刻机，靠架构重构和三维堆叠也能把性能推上去，竞争的维度就位移了。
芯和半导体创始人代文亮说得更直接：
“下一个十年，竞争的胜负手不在光刻机的节点上，而在封装、存储带宽、互连和Fabric设计上，以及支撑这一切的系统级EDA工具链上。”
这条路还有一个被低估的产业意义，它能让成熟制程重新被定义为高性能制程，盘活国内已有的数百亿美元晶圆厂投资。
中国有大量28nm及以上成熟制程产线，过去被贴上“低端”标签。
如果韬定律跑通，这些产线就不是落后产能，而是可以继续产出高性能芯片的生产资料。
半导体资深专家张国斌认为，韬定律“不是简单的封装升级，而是从芯片架构、3D堆叠、软件编程到系统级协同的一整套重构”。
不是封装升级，是整套重构。
如果只是封装升级，天花板很低；但四个层面的协同重构，天花板就完全不同了。
台积电芯片的潜在技术路线。图源：9to5mac
3
等效不等于等同，生态还需3-5年
乐观归乐观，韬定律的局限，同样要看清楚。第一个问题是，等效并不是等同。
“2031年达到1.4nm同等晶体管密度”，这句话容易产生一个误解：以为韬定律能让中国芯片在工艺上追平1.4nm。
并非如此。
1.4nm是系统层级的等效——通过逻辑折叠、三维堆叠、架构重构，在整体性能上达到与1.4nm制程“相当”的水平。
但制程工艺本身并没有到1.4nm，差距可能依然存在，只是不那么大了。
关键是“不一样”差在哪儿。同样是1.4nm的密度，一个靠制程工艺，一个靠架构堆叠——后者在功耗、散热、良率上可能付出额外代价。
等效是性能的终点站，不是起点站。
另外，τ是时间定律，不是功率定律。
快，不等于省电。逻辑折叠缩短了信号延迟，但多层堆叠带来的功耗密度和散热是硬骨头——没有器件层先压缩τ值的基础，折叠只是把瓶颈从走线长度换成热密度。
第二个问题，成本能不能压下来。
3D堆叠、逻辑折叠的制造工艺比平面芯片复杂得多。多一层有源层，就多一整套光刻、刻蚀、沉积流程。
良率能不能撑住？成本能不能压到可接受的范围？
性能再强，成本下不来，就没有商业意义。
第三个局限，韬定律目前还只是“华为实践”，尚未成为产业共识。
摩尔定律真正牛的地方，在于裹挟了全球产业链。
因为有了“每18到24个月翻一番”的共识，上游设备商、中游代工厂、下游设计公司，全部按这个节奏同步投资、同步研发、同步定价。
韬定律目前还没有这个条件，而且方向本身也不独特。台积电CoWoS/SoIC、英特尔Foveros、三星X-Cube——海外大厂也在做系统级优化和三维堆叠。
韬定律的独特不在于方向，而在于把散落的技术方向整合为一套可量化的工程方法论，以τ为优化锚点。
何庭波在论文里自己也坦承了这一点，原话是：
“仍有许多悬而未决的问题，且没有任何单一组织能够独自解决——工具链、标准、基准测试、器件物理特性以及经济模型，都离不开各方的共同参与。”
论文截图。图片来源：《A Time Scaling Theory for Multi-Layer Electronic Systems》
意思很明显：韬定律要走通，不是华为一家能完成的。
EDA工具链需要升级——现有EDA大多基于平面优化逻辑，3D架构需要全新算法和验证工具，若国产EDA跟不上，架构创新将被工具链卡脖子。
先进封装、代工厂、软件生态——每个环节都需要产业链协同。
华为自己也清楚这一点。过去七年华为旗下的“哈勃投资”投了72家半导体产业链公司，覆盖EDA、设备、材料、设计、封装、光电六大环节——不是财务投资，是在搭建韬定律能跑起来的生态底座。
但底座和生态之间，还有很长的路。
4
观察韬定律的三个信号
未来韬定律的落地，会如何演变？盯三个信号：
第一，麒麟芯片每一代的性能爬坡幅度。逻辑折叠从3层到更多层，性能提升是加速还是递减？这是最硬的验证。
第二，产业链的跟进速度。华为投了72家产业链公司，什么时候有第二家大厂公开走韬定律路线，才是生态启动的标志。
摩尔定律的威力在于裹挟全球产业链，韬定律要成为真正的“定律”而不只是“华为实践”，至少需要第二个重量级玩家入局。
第三，3-5年内能不能从“华为实践”变成“产业共识”。
在被先进制程卡住脖子的处境下，华为没有选择原地等待。它提出了一个新的问题，给出了一套新的解法，用六年381款芯片证明了这条路至少走得动。
何庭波说：“未来十年，我们会持续走向全面折叠。”十年很长，但至少方向已经出现了。
至于能走多远，需要时间来证明。
